盘点CY22381-PLL通用FLASH可编程时钟发生器
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■个集成锁相环
■超宽分频计数器（8位Q、11位P和偶数位后分频）
■改进的线性晶体负载电容器
■闪存可编程性
■现场可编程性
■低抖动、高精度输出
■电源管道理选项（关机、运行经验、挂起）
■可配置的晶体驱动强度
■通过外部LVTTL输入的频率选择选项
■33V操作
■八针SOIC封装
■CyClocksRT?支持
点
■从外部源在高达200MHz的个输出上生成多达个独特的频率。当前CY2081系列的功能升级。
■允许在比较苛刻的应用中产生0ppm的频率和频率转换。
■提高温度、老化、工艺和初始偏移的频率精度。
■非易失性编程现了轻松的定制、超速的周转、性能调整、化、大规模测试、库存控制、更低的零件数量和更安全的产品供应。还可以多次编程，从而减少编程错误，并为现有提供便捷的升级路径。
■使用CY3672FTG开发套件，可以对样品和原型数量进行内部编程。生产数量可通过赛普拉斯的增值分销合作伙伴或使用来自BPMicrosystems、HiLoSystems等的第方程序员获得。
■适用于高端多媒体、通信、工业、AD转换器和消费应用的性能。
■支持多种低功耗应用方案，并通过关闭未使用的输出来减少EMI。
■调整晶体驱动强度，使其与几乎所有晶体兼容。
■PLL1、CLKA和CLKB的外部频率选择选项。
■行业标准电源电压。
■行业标准包装节省了船上空间。
■易于使用的软件支持输入。
操作理论
CY22381是现有CY2081的升级版。新设备具有更宽的频率范围、更大的灵活性、更高的性能，并集成了许多降低PLL对外部系统问题敏感性的功能。
该设备有个PLL，允许每个输出在单独的频率下运行。这个PLL是完全可编程的。
可配置PLL
PLL1产生的频率等于PLL反馈回路（P）中由8位分频器（Q）分频并乘以11位分频器的参考频率。PLL1的输出被发送到交叉点开关。PLL1的频率可以通过使用外部CMOS通用输入来选择改变。有关更多详细信息，请参阅以下“通用输入”部分。
PLL2产生的频率等于PLL反馈回路（P）中由8位分频器（Q）分频并乘以11位分频器的参考频率。PLL2的输出被发送到交叉点交换机。
PLL3产生的频率等于PLL反馈回路（P）中由8位分频器（Q）分频并乘以11位分频器的参考频率。PLL3的输出被发送到交叉点交换机。
通用输入
CY22381具有一个输出控制引脚（引脚8），可以对其进行编程以控制四个功能之一。
当编程为频率选择（FS）时，输入可以在两个任意编程的频率设置之间进行选择。频率选择可以更改以下内容：；PLL1的频率、CLKB的输出分频器和CLKA的输出分频。由于切换FS输入而导致的任何分频器变化都保证不会出现故障。
通用输入可以同时控制挂起功能，关闭一组PLL和编程过程中确定的输出。
当编程为输出启用（OE）时，输入强制所有输出在低电平时处于态状态。当编程为关机时，输入在低电平时强制进入全芯片关机模式。
水晶输入
由于其灵活性和性能特点，输入晶体振荡器是该器件的一个重要特征。振荡器逆变器具有可编程的驱动强度。这使得与来自不同制造商、工艺、性能和质量的晶体具有比较大的兼容性。
输入负载电容器被放置在管道芯上以降低外部组件成本。这些电容器是真正的平行板电容器，具有超线性性能。选择这些是为了减少非线性负载电容与负载、偏压、电源和温度变化相互作用时发生的频率偏移。非线性（FET栅极）晶体负载电容器不得用于MPEG、POTS拨号音、通信或其他对绝对频率要求敏感的应用。
负载电容器的值由可编程寄存器中的六位决定。对于6pF至30pF的总晶体负载范围，负载电容可以设置为0375pF。
对于驱动时钟输入，输入负载电容器可能被完全旁路。这使得时钟芯片能够接受高达166MHz的驱动频率输入。如果应用程序需要驱动输入，则XTALOUT必须保持浮动状态。
输出配置
在正常操作下，有四个内部频率源，可以通过可编程交叉点开关通过可编程的七位输出分频器路由到个输出中的任何一个。四个来源是：参考、PLL1、PLL2和PLL3。以下是对每个输出的描述。
CLKA的输出来自交叉点开关，并通过可编程的七位后分频器。七位柱除法器的值来自FS控制的两个可编程寄存器之一。
CLKB的输出来自交叉点开关，并通过可编程的七位后分频器。七位柱除法器的值来自FS控制的两个可编程寄存器之一。
CLKC的输出来自交叉点开关，并通过可编程的七位后分频器。七位柱除法器的值来自一个可编程寄存器。
时钟输出被为驱动总集总负载电容为15pF的单点负载。虽然通过适当的端接可以驱动多个负载，但通常不建议这样做。节能功能
当配置为OE时，通用输入态在拉低时全部输出。当配置为关机时，此引脚上的aLOW状态所有输出，并关闭PLL、计数器、参考振荡器和所有其他有源组件。VDD引脚上的电流小于5μA（典型值）。离开关机模式后，PLL将不得不重新锁定。
当配置为挂起时，通用输入可以配置为在低电平时关闭一组可定制的输出和或PLL。几乎可以以任何组合关闭所有PLL和任何输出。仅有的限制是，如果PLL关闭，则从其导出的所有输出也必须关闭。暂停PLL会关闭所有相关逻辑，而暂停输出则会强制态条件。
改善抖动
抖动化控制有助于缓解与在同一时刻切换类似时钟并导致过度抖动相关的问题。如果一个PLL驱动多个输出，则可以为其中一个输出选择PLL的负相位。这可以防止输出边缘对齐，从而获得卓越的抖动性能。
CyClocksRT软件
CyClocksRT是我们的第二代应用程序，允许用户配置此设备。易于使用的界面提供了对该系列许多功能的完全控制，包括输入频率、PLL和输出频率以及不同的功能选项。检查数据表频率范围限制，并自动应用性能调整。
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